Laporan Akhir 2 Modul 3

 

Laporan Akhir 2

 [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 1. Jurnal [kembali]

1.Percobaan 2a

2. Percobaan 2b

2. Alat dan Bahan [kembali]

 2.1 Alat

          a. Jumper

Gambar Jumper

        b. Modul De Lorenzo

Gambar Modul De Lorenzo

    2.2 Bahan

        a. Power DC

Gambar Power DC        

        b. Switch (SW-SPDT)

Gambar Switch

        c. Logic Probe

Gambar Logic Probe

 3. Rangkaian Simulasi  [kembali]

Gambar Rangkaian Percobaan 2 (a) 

Gambar rangkaian pada modul

Gambar rangkaian pada praktikum

Gambar Rangkaian percobaan 2 (b)

Gambar rangkaian pada praktikum 

Gambar rangkaian pada proteus:

Gambar rangkaian pada proteus

 4. Prinsip Kerja Rangkaian [kembali]

Pada rangkaian ini digunakan kombinasi antara counter CTR DIV16 dan CTR DIV10 yang saling terhubung dalam konfigurasi sinkron. Counter DIV16 berperan sebagai penghitung biner 4-bit yang mampu menghasilkan urutan hitungan dari 0 hingga 15, sesuai dengan karakteristik penghitung modulo-16. Sementara itu, counter DIV10 berfungsi sebagai pencacah desimal (decade counter) yang menghitung dari 0 sampai 9 sebelum kembali ke posisi awal. Kedua counter bekerja secara sinkron karena seluruh flip-flop di dalam masing-masing IC menerima sinyal clock yang sama, sehingga setiap perubahan keadaan keluaran terjadi pada saat yang bersamaan tanpa adanya efek propagasi seperti pada ripple counter.

Selain itu, rangkaian ini dilengkapi dengan masukan kontrol S0 sampai S3 yang memungkinkan pengguna mengatur berbagai mode operasi counter, seperti melakukan clear untuk menghapus nilai hitungan, load untuk memuat nilai awal tertentu, serta memilih apakah counter bekerja dalam mode penghitung naik (up) atau penghitung turun (down). Dengan adanya kontrol ini, sistem pencacah dapat dikonfigurasi untuk berbagai keperluan sesuai kebutuhan rangkaian.

Output dari DIV16, yaitu QA hingga QD, kemudian diteruskan ke bagian input data pada DIV10. Pengkaitan ini menghasilkan sebuah sistem pencacah bertingkat yang bekerja sepenuhnya secara sinkron, sehingga urutan hitungan yang dihasilkan mengikuti teori pencacah ideal tanpa munculnya keterlambatan propagasi yang biasanya terjadi pada counter asinkron. Dengan demikian, kombinasi kedua counter ini mampu menghasilkan urutan hitungan yang stabil, presisi, dan bebas dari glitch, sehingga sangat sesuai digunakan dalam aplikasi pencacahan digital yang membutuhkan keakuratan tinggi.

 5. Video Rangkaian [kembali]

Percobaan 2a

Percobaan 2b

 6. Analisa [kembali]

1. Analisa perbedaan hasil jurnal dan percobaan dari dua ic yg digunakan (div 16 dan div 10)

        Jawab:

        IC counter div-16 seperti 7493 berfungsi sebagai pencacah biner 4-bit yang mampu menghitung dari 0 sampai 15. Empat bit keluarannya (Q0–Q3) mewakili bilangan biner 0000 hingga 1111, sehingga total ada 16 kombinasi. Setelah mencapai 1111 (desimal 15), pencacah otomatis kembali ke 0000 dan siklus hitungan berulang dari awal. Sementara itu, IC counter div-10 seperti 74LS90 dirancang sebagai decade counter yang hanya menghitung dari 0 sampai 9 atau total 10 keadaan. Ketika output mencapai biner 1001 (desimal 9), rangkaian internal reset pada 74LS90 segera memaksa output kembali ke 0000, sehingga siklus hitungannya terbatas pada sepuluh langkah. Perbedaan ini membuat 7493 cocok dipakai untuk aplikasi yang memerlukan pencacahan biner penuh 0–15, sedangkan 74LS90 lebih sesuai untuk aplikasi yang membutuhkan pencacahan desimal atau per sepuluh.

    2. Analisa perbedaan hasil jurnal dan percobaan dari percobaan 2a dan 2b

        Jawab:

        Percobaan 2a menggunakan IC 74193 sebagai synchronous binary up counter tanpa rangkaian pembatas sehingga keluaran Q0–Q3 menghitung biner penuh dari 0000 hingga 1111 (0–15) sesuai teori div-16, sedangkan percobaan 2b menambahkan gerbang NOR sebagai umpan balik reset yang aktif saat keluaran mencapai pola tertentu (misalnya 1001 = 9) sehingga counter otomatis kembali ke 0000 dan hanya menghitung 0–9 (div-10); dengan demikian perbedaan hasil jurnal dan percobaan terletak pada adanya rangkaian pembatas di percobaan 2b yang membuatnya bekerja sebagai decade counter, sedangkan percobaan 2a tetap menghitung penuh hingga 15.

7. Link Download [kembali]

• Download Rangkaian Simulasi klik disini
• Download Video Percobaan 2.a klik disini
• Download Video Percobaan 2.b klik disini
• Download Datasheet 74LS90 klik disini
• Download Datasheet 7493 klik disini
• Download Datasheet Clock klik disini
• Download Datasheet Logicprobe klik disini
• Download Datasheet SPDT klik disini